基于FPGA的Winograd算法卷积神经网络加速器设计与实现

CIOMP OpenIR

	基于FPGA的Winograd算法卷积神经网络加速器设计与实现
	牛朝旭 ; 孙海江
	2023-11-15
发表期刊	液晶与显示
卷号	38 期号:11 页码:1521-1530
摘要	为实现卷积神经网络在低功耗、边缘计算等场景中的加速计算，设计了一种基于现场可编程门阵列（FPGA）的Winograd算法卷积神经网络加速器。首先，将图像数据和权重数据量化为8位定点数，并设计了硬件卷积计算过程中的量化流程，提升了数据传输速度和计算速度。接着，设计了输入数据缓存复用模块，将多输入通道数据融合后传输，复用了行重叠数据。然后设计了Winograd流水线卷积模块，实现列数据的组合复用，从而最大化重用了片上数据，降低了片上数据存储的占用和带宽压力。最后将加速器在Xilinx的ZCU104开发板上部署。经过实验验证，加速器的卷积层计算性能达到354.5 GOPS，片上DSP计算效率达到0.69，与相关研究相比，实现了1.6倍以上的提升。该加速器能够以高能效比完成基于VGG-16网络的遥感图像分类任务。
文献类型	期刊论文
条目标识符	http://ir.ciomp.ac.cn/handle/181722/68324
专题	中国科学院长春光学精密机械与物理研究所
作者单位	1.中国科学院长春光学精密机械与物理研究所 2.中国科学院大学
推荐引用方式 GB/T 7714	牛朝旭,孙海江. 基于FPGA的Winograd算法卷积神经网络加速器设计与实现[J]. 液晶与显示,2023,38(11):1521-1530.
APA	牛朝旭,&孙海江.(2023).基于FPGA的Winograd算法卷积神经网络加速器设计与实现.液晶与显示,38(11),1521-1530.
MLA	牛朝旭,et al."基于FPGA的Winograd算法卷积神经网络加速器设计与实现".液晶与显示 38.11(2023):1521-1530.

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基于FPGA的Winograd算法卷积神（2531KB）	期刊论文	出版稿	开放获取	CC BY-NC-SA	浏览下载